AI 晶片持續朝更大規模、更高整合度發展，推動先進封裝尺寸快速放大。台積電 (2330-TW)(TSM-US) 先進封裝技術暨服務副總經理何軍今 (11) 日在 OCP APAC 指出，台積電目前 5.5 倍光罩尺寸 (reticle size) 的 CoWoS 已進入大量生產，多家 AI 客戶產品良率超過 98%，部分甚至達 99%；隨台積電以一年一代速度推進 CoWoS 技術，預計 2029 年將進一步邁向 14 倍光罩尺寸。
何軍表示，自己早在 1990 年代就投入封裝領域，當時甚至還不稱作先進封裝，即便如此，也未曾想像近幾年產業爆發，CoWoS 甚至已經變成台灣家喻戶曉的技術名詞，更笑稱，現在在台灣介紹自己相當簡單，「我就是那個 CoWoS guy」。
何軍指出，推動 3DIC 與 CoWoS 快速成長的根本力量就是 AI，AI 對運算能力幾乎無止境的需求不斷推動技術極限，也迫使台積電重新調整技術開發與量產爬坡模式，以因應客戶產品快速迭代。
隨 AI 晶片導入更多運算晶粒 (Compute Die)、HBM 及其他 Chiplet，客戶對先進封裝面積的要求持續增加。何軍指出，台積電目前已進入 5.5 倍光罩尺寸 CoWoS 的大量生產階段，且已經在多個 AI 客戶產品上驗證，良率可穩定超過 98%，部分產品甚至達到 99%。
何軍表示，為配合 AI 客戶快速的產品更新週期，台積電研發團隊目前也以一年一代的速度開發新 CoWoS 技術，封裝面積將持續向上突破，預計至 2029 年將達到 14 倍光罩尺寸，較目前量產的 5.5 倍尺寸再大幅提升。
CoWoS 持續大型化，主要反映 AI 系統已無法單靠單一大型晶片滿足需求。何軍指出，Chiplet 架構可突破單顆晶片的光罩尺寸限制，同時降低採用最新先進製程的成本，例如僅將運算核心採用最先進節點，而 I/O 等功能則使用其他製程，再透過先進封裝進行整合。
除了成本效益，Chiplet 也有助提升系統效能與有效良率。何軍表示，隨先進製程持續微縮，晶片本身的製程變異會增加，Chiplet 則提供另一個解決維度，可透過先進演算法進行 Die Pairing，依據不同晶粒的電性與效能特徵進行最佳配對，降低自然產生的元件差異，提升封裝後整體效能的一致性。
何軍更幽默形容，自己每天管理台積電先進矽晶圓與封裝製造，就像是在經營「全球最大的線上交友服務」，客戶提供複雜演算法，由台積電替每一顆 Die 尋找最適合的「靈魂伴侶」，再透過全球製造網路完成配對、整合與交付。
何軍指出，Chiplet 數量增加，也有助於改善平均良率，並讓部分原先可能因特性差異而無法使用的晶粒，透過適當配對重新被利用，進一步兼顧成本及系統效能，這也是 3DIC 快速發展背後重要的經濟與效能驅動力。
何軍也認為，未來中介層 (Interposer) 將不再只是提供 Connectivity，也會進一步整合 Active Bridge、整合式電壓調節器 (IVR)、矽電容等功能，成為未來的平台。
此外，矽光子也將成為未來 AI 先進封裝的重要技術。何軍指出，電子非常適合進行運算，但在訊號傳輸上，光子具備更高的能源效率，因此隨 AI 系統高速傳輸需求持續攀升，矽光子將成為先進封裝下一階段的重要演進方向。
何軍強調，AI 也正從以資料中心訓練為核心，進一步擴散至智慧手機、PC、AR/VR、機器人與汽車等終端裝置，不同系統對效能、功耗、尺寸與成本的要求各不相同，因此未來晶片、封裝與系統端必須進行更緊密的共同最佳化，才能支撐 AI 持續演進。
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