AI 晶片正邁向 3D 堆疊，台積電 (2330-TW)(TSM-US) 先進封裝技術暨服務副總經理何軍今 (11) 日指出，SoIC 正式進入高速成長期，目前混和鍵和間距 (Pitch) 最小可達 6 微米，並已進入量產，預計 2029 年進一步推進至 4.5 微米，並支援 A14 邏輯晶片直接堆疊 A14 邏輯晶片，將 AI 晶片正式從平面擴展至垂直方向。
台積電預計，2022 年至 2027 年，SoIC 產能將以年複合成長率超過 90% 的速度成長，而同時間，CoWoS 的產能年複合成長率為 80% 以上。
何軍指出，AI 對運算能力的需求持續攀升，先進封裝架構也正在快速演進，未來不只是利用 CoWoS 持續擴大平面封裝尺寸，也會透過 SoIC 與 Hybrid Bonding 把多顆晶片垂直堆疊，以進一步提升運算密度與能源效率。
AI 先進封裝未來將同步朝「橫向做大、垂直做高」發展，其中 CoWoS 負責突破單一晶片及光罩尺寸的平面限制，SoIC 則透過 3D 堆疊向垂直方向延伸，使先進製程晶片能在有限面積內整合更多運算能力。
何軍表示，SoIC 透過真正的 3DIC 與 Hybrid Bonding，可帶來超過傳統互連 50 倍以上的互連密度，同時提升約 5 倍的電源效率。對 AI 系統而言，這項優勢尤其重要，因為隨著運算量快速提高，整體功耗瓶頸已不只是晶片本身的運算，而有愈來愈高比例來自晶片間的資料移動。
台積電期望，透過縮短晶片之間的距離、提高 Die-to-Die 互連密度，可以有效降低資料傳輸所需要的功耗，也讓 Logic-on-Logic 等高效能 3D 整合逐步成為可能。
在量產進度上，何軍透露，台積電自去年起已將 6 微米 Hybrid Bonding Pitch 導入大量生產，顯示 SoIC 已經不再停留在研發或少量特殊應用階段，而是正式邁向規模化量產。
下一步台積電還將持續縮小 Hybrid Bonding Pitch，何軍指出，預計 2029 年將推出 4.5 微米 Pitch 技術，進一步提高晶片間 I/O 密度與頻寬，同時降低互連功耗。
更值得注意的是，4.5 微米 Hybrid Bonding 將可支援 A14 堆疊 A14，代表 3DIC 將從過去較常見的邏輯晶片與記憶體整合，進一步跨向最先進 Logic 與 Logic 的直接 3D 整合。
何軍指出，未來 AI 先進封裝核心仍將採用最先進製程打造的邏輯晶片，但若要持續提高能源效率，光靠平面製程微縮已不足夠，因此必須利用 Hybrid Bonding 把多顆晶片垂直堆疊，藉此持續提高單位面積的運算能力。
同時，AI 系統仍需要大量 HBM，且記憶體與邏輯晶片的整合程度也會持續提高；中介層的角色則將由過去單純提供互連，逐步增加 Active Bridge、整合式電壓調節器與電容等功能，形成更完整的系統級封裝平台。
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